Al diseñar circuitos secuenciales pueden existir problemas de “carreras críticas”. Observe en la figura 2 que al momento de cambiar de estado, si varias señales de la información del estado actual deben cambiar a la vez (por ejemplo, de estado 00 a 11), las señales de cambio al propagarse por la red combinatoria llegarán con retrasos diferentes (quizá por nanosegundos, pero diferentes) provocando que durante un pequeño intervalo de tiempo aparezca una información de estado errónea (por ejemplo 01 ó 10). Este estado erróneo puede disparar a su vez otros estados que alteren el comportamiento deseado del circuito o incluso que lo hagan inestable. Para evitar esto sería deseable que las memorias sólo ejecutaran los cambios de estado después de que las señales de la red combinatoria se hubiesen estabilizado. Para esto se podría usar un esquema como el siguiente:
Circuito Combinatorio Entradas Salidas Elementos de memoria Información sobre el estado actual Señal para cambiar de estado Reloj (clock)
Fig. 9: Configuración del circuito secuencial con reloj (clock)
La señal de reloj (clock) se activará para permitir el cambio de estado, luego se desactivará durante un periodo de tiempo pequeño (para permitir la estabilización del circuito combinatorio) y se activará nuevamente repitiendo el ciclo en forma indefinida
Un circuito de memoria SET-RESET que se actualiza sólo cuando está activa la señal de reloj es:
S
R
Q Q C
Fig. 10: Diagrama de una memoria SET-RESET con retardo Observe que si la señal de C (clock) está en 0 la memoria SET-RESET no cambiará independientemente de los valores de S y R. Cuando C=1 las señales S y R podrán pasar. Este arreglo se conoce como una memoria SET-RESET con retardo (Observe que ahora S y R si son entradas activas altas).
En ocasiones sólo se desea retrasar una señal hasta que el reloj lo permita. Para esto la memoria de la figura 9 se debe conectar de la siguiente manera:
D
Q Q C
Fig. 11: Diagrama de una memoria D
Este arreglo es conocido como memoria D (Delay) con retraso y está disponible en el circuito TTL 7475.
MEMORIAS SÍNCRONAS (FLIP-FLOP’s)
La restricción del cambio de estado por nivel de reloj, comentado en el apartado anterior, requeriría que el pulso de reloj dure lo suficiente para que cambie la memoria una vez, pero que no fuera tan largo como para que el circuito combinatorio alcance a reaccionar de nuevo, lo cual es difícil de obtener. Para resolver este problema se han diseñado arreglos de memorias (conocidas como memorias síncronas o Flip-Flop´s) que para ejecutar cada cambio de su salida requieren alguna de las siguientes condiciones:
• FLIP-FLOP disparado por pulso. En este tipo de arreglos, cuando el reloj está en el valor alto, se reciben entradas, pero la salida se cambia hasta que el reloj está en el valor bajo; es decir, se requiere el pulso completo (ascenso y descenso de la señal de reloj) para ejecutar un cambio de estado, pero ya no hay riesgo alguno de inestabilidad.
• FLIP-FLOP disparado por transición positiva. En este tipo de arreglos al momento de la transición positiva se leen las entrads y se ejecuta el cambio de estado una sola vez.
• FLIP-FLOP disparado por transición negativa. En este tipo de arreglos al momento de la transición negativa se leen las entradas y se ejecuta el cambio de estado una sola vez.
FLIP-FLOP’s MÁS COMUNES
a) FLIP FLOP D (Delay)
El flip-flop D es muy utilizado en el almacenamiento de datos, ya que posee la característica de retener el dato que recibe de entrada almacenándolo hasta que éste cambie de estado. El nombre de este flip- flop proviene del retraso que sufre la señal de entrada (D, delay)
D Q 0 0 1 1
Fig. 12: Diagrama y tabla de verdad de un flip-flop D
El circuito 7474 es una memoria D activada por flanco positivo y con dos señales más que se conocen como preset y clear, donde el preset mantiene en 1 la salida independientemente de lo que pase en la entrada, mientras el clear mantiene en 0 la salida independientemente de la entrada.
Ejercicio 4
Verifique el comportamiento del flip-flop D 7474 conectando la(s) salida(s) a un LED.
b) FLIP-FLOP T
El flip-flop T se utiliza con frecuencia en la elaboración de módulos contadores, la función de este dispositivo consiste en cambiar su estado actual al opuesto (inverso), con base en una transición negativa en la entrada T. El nombre de este flip-flop proviene del disparo o alternacia que sufre la señal (T-Trigger o Toggle)
T Q 0
Q
1Q
Fig. 13: Diagrama y tabla de verdad de un flip-flop T
D
Q
Q
CT
Q
c) FLIP-FLOP JK
El flip-flop JK es uno de los más utilizados en la elaboración de circuitos lógicos secuenciales, y es básicamente una extensión del flip-flop SR, la única diferencia radica en que la combinación de entrada J=K=1, que en la memoria SR no está permitida, aquí se manda de salida el estado de memoria Q negada. J K Q 0 0
Q
0 1 0 1 0 1 1 1Q
Fig. 14: Tabla de verdad de un flip-flop JK
Una de las grandes ventajas del flip-flop JK es que con éste se pueden construir los tres flip-flops más comunes mencionados anteriormente como lo son el SR, D y T.
Como se dijo, la construcción del flip-flop SR con el flip-flop JK sólo debe ignorarse la salida de la combinación de entrada no permitida en el flip-flop SR, ya que las salidas en las demás combinaciones son las mismas.
S
J
Q
K Q
C
R
Fig. 15: Diagrama de un flip-flop JK usado como SR
La construcción del flip-flop D con JK’s se realiza conectando la entrada a J directamente, y la entrada K debe ser el inverso de la entrada J, esto se puede realizar simplemente utilizando un inversor como se muestra en la figura.
D
J
Q
K Q
C
Fig. 16: Diagrama de un flip-flop JK usado como D
Para obtener un flip-flop T utilizando JK’s se debe conectar la misma entrada T a ambas entradas de la memoria JK como se muestra en la figura.
T
J
Q
K Q
C
Fig. 17: Diagrama de un flip-flop JK usado como T
Ejercicio 5
Verifique el comportamiento del flip-flop JK 74107A conectando la(s) salida(s) a un LED.
Ejercicio 6
Realice los flip-flops SS, D y T utilizando el flip-flop JK 74107A Ejercicio 7 (opcional)
Se desea controlar el arranque y paro de una bomba que suministra agua a una cisterna que se vacía constantemente. La bomba deberá arrancar cuando el nivel del agua se encuentre por debajo del electrodo de nivel bajo B, y deberá detenerse cuando el nivel del agua alcance al electrodo de nivel alto A.
Los electrodos de nivel, tomarán el estado lógico uno cuando entren en contacto con el nivel del agua.
REPORTE DE LA PRÁCTICA
a) Breve resumen de la práctica. b) Descripción y resultados obtenidos. c) Esquemas o circuitos que se indiquen
d) Conclusiones (qué aprendió, cómo lo aprendió, qué teoría comprobó y por qué).
e) Bibliografía
f) Anexar la información solicitada por el instructor Investigar:
1. Una aplicación de cada uno de los FF’s SR, JK, D y T
A
NEXOSA) Identificación de los “pines” del OR 7432
C) Identificación de los “pines” del NOR 7402
LISTA DE MATERIAL - LED’s - Resistencias de 100 Ω - Resistencias de 330 Ω - Resistencias de 1000 Ω - Capacitores de 1 µF - Capacitores de 100 µF - Capacitores de 1000 µF - LM 555 - 7474 - 74163A INTRODUCCIÓN
En la práctica anterior, se entendió la necesidad de utilizar una señal de reloj que sincronice el cambio de estado de los dispositivos de memoria en los circuitos secuenciales. Circuito Combinatorio Entradas Salidas Elementos de memoria Información sobre el estado actual Señal para cambiar de estado Reloj (clock)
Fig. 1: Configuración del circuito secuencial con reloj (clock) En la figura 1, el periodo T debe ser lo suficientemente grande para que el circuito combinatorio estabilice sus salidas entre cada instante de actualización. En los siguientes apartados se mostrará como generar esta y otras señales de tiempo.