HYPERFINRINOGENEMIA

Este dispositivo es un LCD a color con transistores de pel´ıcula delgada (TFT) de silicio amorfo, est´a compuesto por: el panel TFT-LCD de color, circuitos integrados de control, un conector o interfaz de circuito impreso flexible y una unidad de luz de fondo.

Gr´aficos y texto puede ser desplegados en el panel de 480X3X272 puntos, con alrededor de 16 millones de colores proporcionados o definidos por los 24 bits o l´ıneas de datos (8- bitsxRGB). Utiliza cuatro se˜nales de sincronizaci´on, un voltaje l´ogico (+2.5V) y uno anal´ogico (+5V) para el control del panel TFT-LCD y adem´as una alimentaci´on extra para la luz de fondo. La pantalla puede verse en la Figura 2.17.

Figura 2.17: Pantalla TFT-LCD LQ043T3DX02 f´ısicamente.

El circuito impreso flexible proporciona dos terminales o conectores, una mediante la cual se env´ıan las se˜nales de sincronizaci´on, alimentaci´on y datos de imagen; la cual tiene 40 pines. El segundo conector f´ısicamente se compone de cuatros pines, no obstante, se usan ´

unicamente dos para proporcionar la energ´ıa de la luz de fondo. La funci´on de cada pin para ambos conectores se describe en las Tablas 2.6 y 2.7.

Esta pantalla usa un sistema RGB de 24 bits, es decir, 8 bits para cada color primario. Con esto un pixel puede tener 224 _{diferentes tonalidades o colores.}

Tabla 2.6: Descripci´on del conector de 40 pines en la pantalla LQ043T3DX02 No. Pin Nombre Descripci´on

1:2 GND Tierra(0V)

3:4 VCC +2.5V de Alimentaci´on 5:12 R0:R7 8 L´ıneas de Datos del color Rojo 13:20 G0:G7 8 L´ıneas de Datos del color Verde 21:28 B0:B7 8 L´ıneas de Datos del color Azul

29 GND Tierra (0V)

30 CK Se˜nal de reloj

31 DISP Se˜nal de Encendido/Apagado de desplegado 32 Hsync Se˜nal de sincronizaci´on horizontal 33 Vsync Se˜nal de sincronizaci´on vertical

34 NC No conectado

35:36 AVDD Voltaje Anal´ogico +5V

37 NC No conectado

38 Test1 Sin conexi´on

39 Test2 Sin conexi´on

40 Test3 Conexi´on a tierra (0V)

Tabla 2.7: Descripci´on del conector de 4 pines en la pantalla LQ043T3DX02 No. Pin Nombre Descripci´on

1 VLED− Terminal Negativa de Luz de Fondo(C´atodo)

2 NC No conectado

3 NC No conectado

Las especificaciones [7], disponen ciertas reglas para la sincronizaci´on de las se˜nales de control :

No aplicar el voltaje anal´ogico (AVDD +5.0V) antes de la se˜nal de voltaje l´ogico (VCC +2.5V). ´Esto para evitar da˜nos en la estructura el´ectrica de la pantalla.

La se˜nal de activaci´on para desplegado (DISP), no debe encontrarse en estado alto antes que el voltaje anal´ogico (AVDD) alcance su valor de +5.0V.

La se˜nal de sincronizaci´on vertical (VS O), debe estar en un estado alto (’1’), mientras las se˜nales anteriores toman su valor adecuado.

No poner varias se˜nales en alta impedancia cuando el voltaje l´ogico (VCC) est´a en estado alto.

Se puede decir que las se˜nales, consideradas en la lista, cumplen el proceso de inicializar la pantalla, por tanto las se˜nales restantes que se ven en la Figura 2.18, se remiten al control de desplegado de informaci´on . Adem´as del proceso inicial para proporcionar las se˜nales de voltajes a la pantalla, debe llevarse a cabo un proceso similar para ubicar a la pantalla en un estado inactivo o apagado, el modo en el que las se˜nales deben activarse, tambi´en se observa en la Figura 2.18.

Para determinar exactamente el color de cada pixel se requieren de tres se˜nales de sincro- nizaci´on (ver Figura 2.18), una se˜nal de reloj (CK), una se˜nal de sincronizaci´on horizontal (HSync) y una m´as de sincronizaci´on vertical (VSync).

La se˜nal fundamental de sincronizaci´on es la de reloj, seg´un especificaciones debe estar en el rango de los 7.83 MHz a los 9.26 MHz, no obstante, t´ıpicamente se toma un valor de 9 MHz. Con la se˜nal de reloj de 9 MHz, a la cual tambi´en se le puede llamar reloj de pixel, es posible comenzar a desarrollar la de barrido horizontal.

La se˜nal de sincronizaci´on horizontal (HSync) cumple con un ciclo cada 525 ciclos de reloj, de los cuales 41 de estos la se˜nal est´a en estado bajo (’0’) y los restantes en estado alto (’1’). Es en el estado alto cuando ocurre el desplegado, aunque es importante notar que de los 484 ciclos en estado alto, 4 ciclos son tomados nulos por la pantalla, dos ciclos al iniciar el estado alto y dos ciclos al finalizarlo. Dicho de otra forma, los datos RGB enviados a la

Figura 2.18: Se˜nales de Sincronizaci´on para el dispositivo LQ043T3DX02.

pantalla son desplegados ´unicamente por 480 ciclos de reloj durante el estado alto de la se˜nal HSync, estos 480 ciclos resultan ser la cantidad de pixeles horizontalmente ´utiles o visibles.

Como com´unmente se realiza, la se˜nal de barrido vertical usa para su funcionamiento la se˜nal HSync. La se˜nal de sincronizaci´on vertical (VSyn), termina con un ciclo cada 286 ciclos de la se˜nal HSync. De estos 286 ciclos, 10 de ellos la se˜nal permanece en estado bajo y 276 en estado alto. La pantalla toma como nulos dos ciclos horizontales al inicio y fin del estado alto de la se˜nal Vsyn,para formar un marco negro en los margenes de la pantalla. Por tanto 272 ciclos representan las l´ıneas de desplegado disponibles.

Por otra parte es de importante consideraci´on mencionar que el voltaje requerido para la luz de fondo no debe superar los 29.4V[7].