3 Magnetic resonance guidance of high-intensity focused ultrasound therapy
3.2 Treatment monitoring by magnetic resonance thermometry
3.2.1 Proton resonance frequency shift thermometry
transistores de puerta casi flotante de la acoplada capacitivamente no sólo a la señal de
Figura 5-27. Circuito de muestreo y retención basado en transistores de puerta casi flotante
En este caso, además de añadir
circuito de muestreo y retención propuesto, la dependencia de V que se traduce en una mayor linealidad. La
para una onda senoidal de entrada de 2343.75 KHz y una frecuencia de muestreo de 100 KHz, de donde se obtiene un número efectivo de bits (ENOB) de 9.
Nótese que en una NAND convencional una señal de entrada de 0.4V de amplitud no sería capaz de encender un transistor NMOS. La Figura 5-26 muestra los resultados experimentales del circuito de la . Dicho circuito emplea una resistencia de 5KΩ y una tensión de VDD=0.4V. La tensión umbral para el transistor NMOS en la tecnología utilizada es de aproximadamente 0.65V.
. Resultados experimentales de la puerta NAND de baja tensión de la
arriba abajo: señales de entrada V1 y V2 y señal de salida. Escala vertical 0.2V/di
Interruptor CMOS basado en transistores de puerta casi flotante alternativo
refleja una alternativa al circuito de muestreo y retención de rango cotransistores de puerta casi flotante de la Figura 5-21, donde la tensión de puerta del transistor M acoplada capacitivamente no sólo a la señal de reloj sino también a la tensión de entrada [Palomo10].
. Circuito de muestreo y retención basado en transistores de puerta casi flotante alternativo.
En este caso, además de añadir una elevación de tensión adicional en comparación con el primer circuito de muestreo y retención propuesto, la dependencia de VGS con VIN se reduce significativamente, lo
que se traduce en una mayor linealidad. La Figura 5-28 muestra la transformada rápida de Fourier (FFT) para una onda senoidal de entrada de 2343.75 KHz y una frecuencia de muestreo de 100 KHz, de donde se obtiene un número efectivo de bits (ENOB) de 9.2964 para la arquitectura propuesta.
Nótese que en una NAND convencional una señal de entrada de 0.4V de amplitud no sería capaz de muestra los resultados experimentales del circuito de la y una tensión de VDD=0.4V. La tensión umbral
. Resultados experimentales de la puerta NAND de baja tensión de la Figura 5-25. De y señal de salida. Escala vertical 0.2V/div.
Interruptor CMOS basado en transistores de puerta casi flotante alternativo
refleja una alternativa al circuito de muestreo y retención de rango completo con , donde la tensión de puerta del transistor MpassN está
reloj sino también a la tensión de entrada [Palomo10].
. Circuito de muestreo y retención basado en transistores de puerta casi flotante
una elevación de tensión adicional en comparación con el primer se reduce significativamente, lo muestra la transformada rápida de Fourier (FFT) para una onda senoidal de entrada de 2343.75 KHz y una frecuencia de muestreo de 100 KHz, de donde se
Figura 5-28. FFT del circuito basado en transistores de puerta casi flotante con una velocidad de muestreo de 100 KHz, una frecuencia de entrada de 2343.75 KHz y una amplitud de señal de
1 VPP para una VDD=1.2V
El interruptor descrito se ha probado en el circuito de muestreo y retención basado en la arquitectura “flip-around” con técnica de autocero de la Figura 5-29 [Centurelli08]. Durante la fase de muestreo (Φ1D) el
circuito adquiere la entrada mientras que conecta las capacidades de almacenamiento (CS) a la salida en la
fase de retención (Φ2D). El modo común del OTA y la tensión de offset se almacenan también en la fase de
muestreo, por lo que a la salida se transfiere únicamente el modo diferencial y se cancela el ruido de baja frecuencia del amplificador. Para obtener los resultados de simulación, el diseño opera con una señal de reloj de 4KHz, una tensión de alimentación de 1.2V y una capacidad de carga de 2pF. La señal de entrada aplicada al interruptor de puerta casi flotante, que en este caso sustituye al interruptor del circuito S/H que muestrea la entrada en Φ1D, es una señal senoidal de 2.3475 KHz 0.9VPP y un offset de 0.6V.
Figura 5-29. Circuito de muestreo y retención basado en la arquitectura “flip-around” con técnica de autocero
La Tabla 3-3 resume el ENOB de este circuito para una frecuencia de entrada baja, próxima a fS/4 y
próxima a fS/2, respectivamente, donde fS representa la frecuencia de muestreo del circuito SC. En la Tabla
5-2 se refleja el ENOB del interruptor propuesto a baja frecuencia para un valor DC de 0.6V y diferentes amplitudes de entrada, desde 0.3V hasta 0.6V.
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 x 104 -140 -120 -100 -80 -60 -40 -20 0 20 FFT Frequency (Hz) M a g n it u d e ( d B )
Frecuencia de la señal de entrada (Hz) Interruptor propuesto (ENOB) 93.75 13.76 937.5 13.85 1875 11.90
Tabla 5-1. Resultados de simulación del número efectivo de bits para una frecuencia de reloj de 4KHz Amplitud de la señal senoidal de entrada (V) Interruptor propuesto (ENOB) 0.3 10.68 0.4 10.83 0.5 11.21 0.6 11.15
Tabla 5-2. Resultados de simulación del número efectivo de bits para una frecuencia de reloj de 4KHz
Una de las formas más efectivas de reducir el consumo de potencia en el diseño de un ADC pipeline es la de eliminar el amplificador de muestreo y retención a la entrada y utilizar en su defecto el circuito de muestreo y retención intrínseco de su primera etapa. Sin embargo, a frecuencias elevadas, aparece distorsión armónica debido a la inyección de carga y a la dependencia de la resistencia con la señal de entrada.
Este capítulo muestra algunas aplicaciones de un interruptor CMOS basado en transistores de puerta casi flotante propuesto en esta tesis, como es un circuito S/H con elevación de tensión y otro basado en la arquitectura “flip-around” con técnica de autocero. Este interruptor, a pesar de su simplicidad, proporciona un incremento significativo en la linealidad y la relación señal ruido con un consumo de potencia despreciable, permitiendo además un correcto funcionamiento para todos los valores de las señales de entrada en circuitos SC de muy baja tensión.
Referencias
[Abo99] Andrew Masami Abo “Design for Reliability of Low-voltage, Switched-capacitor Circuits” Ph. D. Dissertation, University of California,Berkeley
[Abo99] A. M. Abo and P.R.Gray “A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter” IEEE Journal of Soli-State Circuits, vol. 34, No 5, May 1999
[Adachi90] Toshio Adachi, Akira Ishikawa, Allen Barlow and Kaoru Takasuka “A 1.4V Switched Capacitor Filter” IEEE 1990 Custom Integrated Circuits Conference
[Allen02] Phillip E. Allen, Douglas R. Holberg “CMOS Analog Circuit Design” Segunda Edición 2002 [Baker98] R.Jacob Baker, Harry W. Li and David E. Boyce “CMOS Circuit Design, layout, and
Simulation” IEEE Press 1998
[Brooks97] T.L. Brooks, D. H. Robertson, D.F. Kelly, A. Del Muro and S.W. Harston “A Cascaded Sigma-Delta Pipeline A/D Converter with 1.25 MHz Signal Bandwidth and 89 dB SNR” IEEE Journal of Solid-State Circuits, Vol. 32, No 12, December 1997
[Callias89] F. Callias, F.H. Salchi, and D. Girard “A set of four IC´s in CMOS technology for a programmable hearing aid” IEEE Journal of Solid-State Circuits vol. 24, No 2, April 1989 [Centurelli08] F. Centurelli, A. Simonetti, A. Trifiletti “Switched Capacitor Sample-and-hold circuit with input
signal range beyond supply voltage” NORCHIP,2008,Nov.2008,pp.75-78
[Charles03] C.T. Charles and R.R. Harrison “A Floating gate common mode feedback circuit for low noise amplifiers” SSMSD 2003
[Cho95] Chang Hyuk Cho “A power optimized pipelined analog-to-digital converter design in deep sub-micron CMOS technology”
[Cho95] T. B. Cho and P.R.Gray “A 10 b, 20 Msample/s, 35 mW Pipeline A/D Converter” IEEE Journal of Solid-State Circuits, vol. 30, No 3, March 1995
[Corbishley05] P. Corbishley, E. Rodriguez-Villegas “Programmable Switch-Current Floating-Gate Cells” IEEE International Symposium on Circuits and Systems, ISCAS 2005, pp.1398-1401, 2005 [Crols94] Jan Crols and Michel Steyaert “Switched-opamp: An Approach to realize full CMOS
Switched-Capacitor Circuits at very low power supply voltages” IEEE Journal of solid-state circuits, vol29,No8, pp.936-942,August 1994
[Dessouky99] M. Dessouky, A. Kaiser, “Input switch configuration for rail-to-rail operation of switched opamp circuits” Electronics Letters, vol. 35, No 1, pp. 8-10, Jan 1999
[Eichenberger90] C. Eichenberg and W. Guggenbuhl “On Charge Injection in Analog MOS Switches and Dummy Switch Compensation Techniques” IEEE Transactions on Circuits and Systems, Vol.37, No.2,pp. 256-264, February 1990
[Garcia-Gonzalez09] J.M. Garcia-Gonzalez “Aportaciones al Diseño de Convertidores Analógico-Digital de Bajo Consumo de Potencia y Bajo Voltaje de Polarización” Tesis doctoral, Sevilla
2009
[Greogorian86] R. Gregorian, G. C. Temes “Analog MOS Integrated Circuits for Signal Processing” John Wiley & Sons, Singapore 1986
[Haigh83] D.G. Haigh, B. Singh “A switching scheme for switched capacitor filters which reduces the effect of parasitic capacitances associated with switch control terminals” in Proc. IEEE International Symposium on circuits and Systems, pp. 586-589, 1983.
[Hasler99] P.Hasler, B.A. Minch, C. Diorio, “Floating-gate devices: they are not just for digital memories anymore” Proceedings of the 1999 IEEE International Symposium on Circuits and Systems, ISCAS 99, vol. 2, pp.388-391, July 1999
[Masuoka91] F. Masuoka, R. Shirota, and K. Sakui, “Reviews and prospects of non-volatile semiconductor memories” IEICE transactions vol. E74, No. 4, 1991, pp.868-874.
[McCreary75] J. McCreary and P.R.Gray “ All MOS Charge Redistribution Analog-to-Digital Conversion Technique-Part 1” IEEE Journal of solid State circuits, Vol.10, pp.371- 379, December 1975
[Muñoz03] F. Muñoz, J. Ramírez-angulo, A. López-Martin, R.G.Carvajal, A.Torralba, B. Palomo and M. Kachare “Analogue switch for very low-voltage applications” Electronics Letters, Vol. 39, No. 9, May 2003
[Muñoz03] F. Muñoz, A. Lopez-Martin, R.G. Carvajal, J. Ramirez-Angulo, A.Torralba, M.Kachare and B.Palomo “Extremely low supply voltage circuits based on quasi- floating gate supply voltage boosting” Proceedings of the 2003 International Symposium on Circuits and Systems (ISCAS´03) Vol.1, pp. 817-820,2003
[Palomo10] B. Palomo, J.M. Garcia-Gonzalez, H. ElGmili, F. Muñoz, R.G. Carvajal “A new low- voltage CMOS gate-bootstrapped switch based on quasi-floating gate transistors” XXV Conference on Design of Circuits and Integrated Systems- DCIS 2010 Nº25.Lanzarote, Spain.2010. pp 476-479
[Ramírez-Angulo96] J. Ramírez-Angulo, S. C. Choi and G. González-Altamiran “Low supply voltage OTA architectures using floating gate transistors”
[Ramírez-Angulo01] J. Ramírez-Angulo and A. López, “Mite circuits: The continous-time counterpart to switched capacitor circuits” IEEE Transactions on Circuits and Systems II, vol.48, pp.45-55, January 2001
[Ramírez-Angulo04] J. Ramírez-Angulo, A. J. López-Martín, R.G. Carvajal, F.Muñoz , “Very Low-Voltage Analog Signal Processing Based on Quasi-floating Gate Transistors” IEEE Journal of Solid-State Circuits, vol.39, pp.434-442, March 2004
[Razavi95] Behzad Razavi “Principles of Data Conversion System Design” IEEE Press 1995 [Razavi01] Behzad Razavi “Design of Analog CMOS Integrated Circuits” McGraw- Hill 2001
[Rodriguez-Villegas04] E. Rodriguez-Villegas, A. Yúfera, A. Rueda “A 1.25-V Micropower Gm-C Based on
FGMOS Transistors Operating in Weak Inversion” IEEE Journal of Solid State Circuits, Vol. 39, Nº1, pp.100-111, January 2004
[Rodriguez-Villegas09] E. Rodriguez-Villegas, Min Xu “Simplifying the Design of Σ∆ Modulators Using FGMOS Transistors” IEEE Transactions on Circuits and Systems-I: Regular Papers, Vol. 56, Nº7, pp.1313-1325, July 2009
[Sheu84] B.J. Sheu, C. Hu “ Switch-Induced Error Voltage on a Switched Capacitor” IEEE J. Solid-State Circuits, vol.sc-19, pp. 519-525, Aug. 1984
[Shieh87] J.Shieh, M.Patil, B.Sheu “Measurement and Analysis of Charge Injection in MOS Analog Switches” IEEE Journal of Solid State Circuits, Vol. 22, Nº2, pp.277-281, April 1987
[Urquidi02] C. Urquidi, J. Ramírez-angulo, R. González-Carvajal and A. Torralba, “A new family of low- voltage circuits based on quasi-floating gate transistor” Midwest Symposium on circuits and Systems (Tulsa, OK) August 2002
[Waltari02] Mikko E. Waltari, Kari A. I. Halonen “Circuit techniques for low-voltage and high-speed A/D converters” Kluwer Academic Publisher 2002
[Waltari02] M. Waltari, “Circuits Techniques for Low-Voltage and High-Speed A/D Converters” Doctoral Thesis, Helsinki University of Technology, Espoo 2002
[Wegmann87] G. Wegmann, E. Vittoz, F. Rahali, “Charge Inyection in Analog MOS Switches” IEEE Journal of Solid State Circuits, Vol. 22 Nº6, pp 1091-1097, December 1987
[Wilson85] W. B. Wilson, H. Z. Massoud, E. J. Swanson, R. T. George, Jr., R. B. Fair “Measurement and Modelling of Charge Feedthrough in n-Channel MOS Analog Switches” IEEE J. Solid- State Circuits, vol sc-20, pp. 1206-1213, Dec.1985
[Wu95] C-Y Wu, W-S Wey, T-C Yu “A 1.5V CMOS Balanced Differential Switched-Capacitor Filter with Internal Clock Boosters” Proc. IEEE International Symposium on Circuits and Systems, pp. 1025-1028, 1995