El DSP C6713 no cuenta con ADCs, por lo que fue necesario utilizar los ADC externos de la tarjeta FPGA. La FPGA es un diseño de la Universidad de Nottingham, por ello no se tuvo la posibilidad de modificar el código que corresponde a la técnica de conmutación de cuatro pasos.
En el Apéndice B se pueden analizar los registros de la FPGA. Los registros más importantes debido a su función son:
DPR0: En este registro se indica la frecuencia de conmutación 304 de los interruptores del CM.
DPR1: En este registro se habilita cada uno de los hilos del CM, así mismo sirve para determinar la combinación de interruptores que debe estar activa y el tiempo en que debe estarlo.
DPR2: En este registro se programa el tiempo de conmutación de cuatro pasos. DPR3: Este registro contiene dos ADCs, utilizados para la medición del voltaje
de línea de entrada :!( :().
DPR4: Este registro contiene dos ADCs, utilizados para la medición de los voltajes de fase de salida :" :*.
DPR5: Este registro contiene dos ADCs, utilizados para la medición del voltaje de fase de salida :+ y el voltaje del circuito de fijación de voltaje :)‡"•ˆ. DPR6: Este registro contiene dos ADCs, utilizados para la medición de las
corrientes de salida " K *.
DPR7: Este registro contiene dos ADCs, utilizado para la medición de la corriente de salida +, el segundo ADC no se utiliza en esta aplicación. El primer paso en la programación del DSP consistió en la declaración de las variables que fueron utilizadas, incluyendo los parámetros de la señal de voltaje de referencia. Como siguiente paso se definió un arreglo (VCT) que contiene las 21 combinaciones de los interruptores permitidas, estas serán colocadas en el registro DPR1 según se requieran para la obtención de los voltajes deseados a la salida.
Después se configuran los contadores, estos se configuran para contar a la velocidad máxima del reloj del DSP y únicamente tienen la función de permitir esperas activas, ya que la configuración de algunos de los registros del DSP y la FPGA requieren de pausas para su correcto funcionamiento.
El siguiente paso consiste en la configuración de los puertos EMIF para la comunicación entre el DSP, FPGA y la DC. En el manual del DSP C6713 se indica la forma en la cual se deben configurar estos puertos.
Finalmente se habilita una interrupción externa, la cual detecta los filos de subida de los pulsos que genera la FPGA. Esta interrupción sirve para determinar el inicio del cálculo de los ciclos de trabajo cada /012. El resto del programa principal consiste en un ciclo infinito, en el cual se revisa si existe algún error, de ser así, se identifica el error (sobrecorriente o sebrevoltaje). Dentro del ciclo infinito se lee constantemente el registro de la FPGA DPR8, este registro es el encargado de la detección de fallas. En la figura 4.4 se observa el diagrama de flujo del programa principal del DSP.
Figura 4. 4 Diagrama de flujo del programa principal en el DSP
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Configuración de Registros de puertos EMIF Configuración de FPGA Configuración de DSP Establecer: Contadores Frecuencia de Conmutación Velocidad de Reloj Habilitar InterrupciónFijar referencia y parámetros.
Recibe informacion del DSP
Ciclo infinito Identifica Error Error? Ciclo infinito DSP FPGA NO SI
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En el diagrama de la figura 4.5 se analiza la secuencia de las tareas entre una interrupción y otra.
Figura 4. 5 Secuencia de tareas en la plataforma de control
Durante A, la información es extraída de los registros de la FPGA. En B se ejecutan los cálculos correspondientes a la estrategia de modulación, conmutación y control. En C los registros de la FPGA reciben los cálculos de los ciclos de trabajo. El tiempo restante D es utilizado para la comunicación con otros periféricos de salida.
La interrupción originada por la FPGA ocurre cada . Como primer paso en la interrupción se le debe indicar a la FPGA mediante el registro DPR0 que tome la información de los ADCs (DPR3-7). Una vez que se cuenta con los valores de los ADCs se deben escalar con el procedimiento detallado en la sección 3.3 para obtener los valores reales de los voltajes de fase de entrada y las corrientes de salida de cada fase. Con los valores reales de los sistemas trifásicos se puede identificar el sector de cada vector que representa dichos sistemas, también se calculan los ciclos de trabajo mediante el algoritmo de Sünter-Clare.
El registro DPR1 es encargado de recibir los ciclos de trabajo, requiere del tiempo en que cada combinación permitida (de la tabla 2.1) debe estar activa, de la misma forma requiere que se le indiquen las combinaciones deben actuar durante la interrupción. Por lo tanto se programó la tabla 2.2 correspondiente a todas las combinaciones posibles de los interruptores según los vectores de los sistemas trifásicos de entrada y salida. Al conocer el sector y los ciclos de trabajo, se apunta a la localidad de la tabla que contiene el patrón de conmutación para la conformación de los voltajes deseados según sea necesario en cada interrupción.
El diagrama de flujo correspondiente a la interrupción programada en el DSP se puede observar en la figura 4.6. El código correspondiente a la interrupción programada en el DSP y a la tabla de conmutaciones programada se puede analizar a fondo en el apéndice C.
Figura 4. 6 Diagrama de flujo de la interrupción programada en el DSP C6713
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Activa salidas del MC Recive valores de ADCs Cálculo de valores reales de
voltajes y corrientes.
Cálculo de la señal de referencia Cálculo de los ciclos de trabajo Identificación de los sectores de entrada y salida.
Recibe informacion del DSP Interruptor Encendido? DSP FPGA NO SI Lee ADCs DPR3,4,5,6,7 Interrumpe al DSP Envía valores leídos
Corrientes y voltajes en rangos adecuados? NO
SI Manda paro del sistema,
Envía señales PWM Espera la siguiente interrupción