Weeks Seven Through Nine (Phase III)

 La implementación del código de encripción en C, facilito la implementación en hardware del algoritmo, ya que se pudieron tomar pruebas de datos en las diferentes etapas del algoritmo AES, para ser comparadas con los resultados obtenidos en hardware.

 La implementación de las multiplicaciones mediante la función xtime, redujo la complejidad del circuito, lo que logro traducir un complejo circuito de multiplicadores a un circuito de compuertas lógicas realizando la misma función.  La función shiftrows que era el corrimiento de bits se tradujo en vez de un módulo

completo que consumía potencia, en la entrega de los bits corridos mediante cableado a la función Bytesub, ahorrando compuertas lógicas y haciendo el circuito más pequeño.

 La implementación de las rondas en forma secuencial y no en forma de loops permitió mejorar el desempeño del circuito, y no tener que esperar a que se terminaran las 10 rondas para procesar un nuevo dato.

 La implementación del testbench permitió la revisión de bit por bit de los datos de salida del módulo de encripción y des-encripción, por otro lado la reutilización del código realizado en C por el testbench permitió la revisión del hardware a alto nivel, garantizando su funcionamiento.

 La síntesis mediante el uso de las herramientas de synopsys permiten realizar un completo análisis del circuito que se desea implementar físicamente.

 La implementación de bloques de pipes permite mejorar el comportamiento del circuito a nivel de potencia dinámica y estática, ya que la carga del circuito no la debe resolver en un instante de tiempo, sino que es dividida en los bloques de pipes implementados en el diseño, lo cual favorece el área y la potencia del circuito

 La implementación de la optimización adaptative retime de synopsys requiere un gran consumo de memoria, en el servidor donde se encuentran instaladas las herramientas, pero los resultados de la optimización son muy favorables ya que la líneas de pipes son ubicadas en el lugar donde el circuito más carga combinacional tiene.

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 La implementación de la herramienta POWER COMPILER de synopsys para el cálculo de la potencia dinámica, permite generar los archivos SAIF que contienen la información de switcheo del circuito, para así calcular y optimizar la potencia dinámica disipada por el mismo.

 La síntesis permite implementar el circuito según la tecnología del proceso que se vaya a utilizar, como en este caso que se utilizó para el proceso la librería 90nm que tiene las reglas de diseño de los transistores para ese tamaño

 La herramienta Design Compiler de synopsys permitió realizar un análisis de área y potencia del circuito, lo cual es una ventaja ya que al momento de querer pasar el circuito de simulación a físico, se tiene un completo análisis del comportamiento que va a tener.

 Con la implementación de las líneas de pipes con la optimización, se podía ver como el área se beneficiaba con cada línea de pipe implementada en el circuito.  La variación de la frecuencia de operación del circuito, permitió obtener resultados

del comportamiento del mismo y poder comparar cual es el efecto de la frecuencia en la potencia y área en el circuito.

 La implementación de líneas de pipes permitió reducir la potencia disipada del circuito, ya que todas las funciones del circuito no corrían simultáneamente como lo hacía el diseño con 0 líneas de pipes.

 La implementación de relojes de alta frecuencia, no es siempre sinónimo de mejor, la implementación de circuitos digitales orientados a buen desempeño y throughput no necesariamente contempla obligatoriamente niveles de reloj elevados, aunque es parte de las variables a tener en cuenta.

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