Adecco’s Recruitment Process

Uno de los tipos de aceleradores que se utilizan para la estimaci´on de movimiento son las FPGAs. Es por ello por lo que en la literatura se encuentran m´ultiples trabajos que relacionan ambos conceptos. La tabla 3 expone algunos de los realizados en los ´ultimos a˜nos, mostrando adem´as a qu´e familia pertenecen los algoritmos implementados, el rendimiento obtenido y el tipo de FPGA utilizado.

Autor Familia Algoritmo fps (resoluci´on) FPGA A˜no Niitsuma [79] Block Matching FST 30 (640×480) Virtex-II XC2V6000 [80] 2004 Babionitakis [81] Block Matching varios 30 (1024×768) Virtex-II Pro 40 2008 Asano [82] Block Matching FST 30 (1920×1080) Virtex-5 [83] 2010 Akin [84] Block Matching OBT [85] 83 (1920×1080) - 2010 Ho [86] Block Matching MFHME [87] 30 (1920×1080) - 2011 N´u˜nez-Y´a˜nez [88] Block Matching FME [89] 62 (1920×1080) Virtex-5 2012 Wei [90] Gradiente Tensores [91, 92] 64 (640×480) Virtex-II Pro XC2VP30 [80] 2007 D´ıaz [93] Gradiente Lucas-Kanade 170 (800×600) Virtex-II XC2V6000-4 2008 Botella [94] Gradiente McGM 177 (128×96) Virtex-E 2000eBG560 [95] 2010 Bahar [96] Gradiente Horn&Schunck 1029.9 (240×320) Cyclone II [97] 2012 Barranco [98] Gradiente Lucas-Kanade 270 (640×480) Virtex-4 XC4vfx100 [99] 2012 Norouznezhad [100] Energ´ıa Gabor filter [101] 30 (40×480) Xilinx Virtex-5 XC5VSX50T 2010 Tomasi [102] Energ´ıa Phase-Based [103] 36 (512×512) Virtex-4 XC4vfx100 2010 Tomasi [104] Energ´ıa Phase-Based [105] 22.8 (512×512) Virtex-4 XC4vfx100 2012

Tabla 3: Estado del arte para algoritmos de estimaci´on de movimiento en FPGAs.

Niitsuma y Maruyama [79] implementan el algoritmo de b´usqueda exhaustiva en una FPGA con el objetivo de calcular el movimiento de objetos y la distancia a la que estos se encuen- tran combinando el flujo ´optico con la visi´on en est´ereo. El rendimiento obtenido por este sistema es de 30 frames por segundo (fps) para una resoluci´on, o tama˜no de fotograma, de 640×480. Otro trabajo relacionado con la estimaci´on de movimiento mediante Block Matching haciendo uso de FPGAs es el expuesto por Babionitakis et al. en [81], donde se propone una arquitectura que soporta de forma eficiente un conjunto de algoritmos de Block Matching que se utilizan en la actualidad. Adem´as, el dise˜no propuesto ejecuta los diferentes algoritmos proporcionando un conjunto de instrucciones comunes a todos estos algoritmos y s´olo unas pocas instrucciones espec´ıficas a cada uno de ellos. Los resultados que obtienen en una FPGA son de 30 fotogramas por segundo con un tama˜no de fotograma de 1024×768.

En la estimaci´on de movimiento mediante Block Matching, el fotograma actual se divide en macrobloques, y se busca la mejor correspondencia de bloque para cada macrobloque en la zona de b´usqueda del fotograma de referencia. Sin embargo, Asano et al. [82] proponen un m´etodo por el cual la direcci´on de exploraci´on del macrobloque en el fotograma actual, y la direcci´on de exploraci´on de coincidencia en el ´area de b´usqueda, se optimicen con el fin de reducir el acceso a los bancos de memoria externa que almacenan el marco de referencia, y a los cacheados en la memoria interna que representan la zona de b´usqueda. Mediante la reduc- ci´on de ambos accesos a memoria, es posible obtener un alto rendimiento en una FPGA de tama˜no peque˜no consiguiendo obtener 30 fps para una resoluci´on de 1920×1080, consiguien- do, adem´as, reducir el n´umero de bancos de memoria requeridos para procesar estos datos en tiempo real. Para ello, muestran una aproximaci´on para la estimaci´on de movimiento me- diante una b´usqueda completa con tama˜no de bloque variable (VSBME) en dicho dispositivo.

Teniendo en cuenta las implementaciones en FPGA de modelos de emparejamiento podemos hablar tambi´en del trabajo realizado por Akin et al. [84], referente a arquitecturas hardware de alto rendimiento para algoritmos de estimaci´on basados en la transformada de un bit (1BT), donde se exponen varios modelos de arquitecturas que consiguen obtener resultados de forma m´as r´apida y haciendo uso de menos memoria. Adem´as, proponen por primera vez

un hardware reconfigurable para la estimaci´on de movimiento con fotograma de referencia m´ultiple basado en 1BT mediante el cual el n´umero y la selecci´on de fotogramas de referencia se puede configurar de manera est´atica bas´andose en los requisitos de la aplicaci´on, con el fin de estimar el rendimiento y la complejidad computacional de la estimaci´on de movimiento. El rendimiento alcanzado en este trabajo es de 83 fps (con una resoluci´on igual a 1920×1080). Por su parte, Ho et al. [86] presentan una implementaci´on en FPGA del algoritmo MFHME (multi-frame hierarchical motion estimation) con la que se consiguen alcanzar los 62 fps para conversiones de v´ıdeo de alta definici´on (1920×1080). El sistema dise˜nado es escalable y obtiene alto rendimiento para v´ıdeo en tiempo real con una alta precisi´on.

Para terminar con los algoritmos referentes a los modelos de emparejamiento, N´u˜nez-Y´a˜nez et al. [88] presentan una implementaci´on flexible y escalable para la estimaci´on de movi- miento que es capaz de soportar los requerimientos para procesar v´ıdeo en alta definici´on haciendo uso del codec H.264 AVC30. Para ello, optimizan el algoritmo de fast block mat- ching obteniendo un rendimiento de 62 fps para resoluciones de 1920×1080.

Con respecto a los trabajos relacionados con los modelos de gradiente, merece la pena des- tacar el realizado por Wei et al. [90], en el que se explica como se ha implementado y modificado un algoritmo de flujo ´optico basado en tensores para adaptarlo a una FPGA con el objetivo de evitar peque˜nos obst´aculos y posibilitar la navegaci´on de veh´ıculos no tripu- lados. El rendimiento obtenido es de 64 fps, para un tama˜no de fotogramas de 640×480, y con un error angular medio de 12,9o.

Con respecto al algoritmo de Lucas & Kanade, haciendo uso de FPGAs, el trabajo llevado a cabo por D´ıaz et al. [93] consiste en la implementaci´on del algoritmo de Lucas & Kanade en FPGA con la capacidad de procesar hasta 170 fps a una resoluci´on de 800×600 pixels en una arquitectura escalable, modular y vers´atil. Por otro lado, Barranco et al. [98] proponen una arquitectura paralela para la estimaci´on de movimiento que es capaz de alcanzar 270 fps para una resoluci´on de 640×480 en el mejor de los casos en una implementaci´on mono- escala [106] y 32 fps para una implementaci´on multi-escala [107, 108], obteniendo un error angular medio de 4,55o en el mejor de los casos.

Con respecto a la implementaci´on del modelo McGM, Botella et al. exponen en su trabajo [94] una arquitectura personalizable basada en hardware reconfigurable con las propiedades de la secuencia del movimiento cortical. El rendimiento obtenido es de 177 fps con una resoluci´on igual a 128×96 y con un error angular medio de 7,2o. El enfoque mostrado en este trabajo es apropiado en situaciones en las que la luminosidad es muy variable, en entornos ruidosos o en la investigaci´on sobre el sistema perceptivo de los seres humanos.

Otro algoritmo implementado en FPGAs, perteneciente a los modelos de gradiente, se pre- senta en el trabajo realizado por Bahar y Karimian [96], donde exponen la utilizaci´on de la FPGA Cyclone II para acelerar los c´alculos relativos al algoritmo de flujo ´optico de Horn

& Schunck. La implementaci´on que proponen utiliza unidades paralelas de almacenamiento para facilitar el acceso a memoria y los c´alculos, mejorando la eficiencia del algoritmo y reduciendo significativamente de esta forma los ciclos de reloj necesarios, llegando a ser de tan s´olo un ciclo. De esta manera llegan a alcanzar un rendimiento m´aximo de 1029,9 fps para una resoluci´on de 240×320, adecuado para la detecci´on de movimiento en tiempo real, con un error angular medio de 6,96o.

Para terminar con esta subsecci´on, se presentan algunos de los trabajos realizados sobre FPGAs en los que se implementan modelos de energ´ıa. En [100] se presenta un sistema, implementado en FPGA, para el seguimiento de objetos haciendo uso de filtros de Gabor a trav´es de varios canales de la imagen de entrada. El sistema es capaz de obtener un rendi- miento de 30 fps para una resoluci´on de entrada de 640×480.

Otro ejemplo es el expuesto por Tomasi et al. [102, 104] que, por partida doble, presentan dos trabajos en los que se implementan algoritmos basados en fase en FPGA. En [102] se presenta una arquitectura en la que se implementa un modelo basado en fase multi-escala que es capaz de procesar im´agenes con una resoluci´on de 512×512 de manera precisa a 36 fps. El algoritmo calcula la fase para ocho orientaciones diferentes en un modelo piramidal y propaga la informaci´on a trav´es de un n´umero adecuado de escalas en funci´on del tama˜no de la imagen de entrada y el tama˜no del filtro. En [104] se presenta una arquitectura para la extracci´on de caracter´ısticas de visi´on de bajo nivel que incluyen el flujo ´optico multi-escala, la disparidad, la energ´ıa, la orientaci´on y la fase. De las soluciones que se presentan, la de alto rendimiento es capaz de computar 165 GOPS31_{con un consumo de energ´ıa de 30 GOPS/W}

con una frecuencia de reloj de 50 MHz. El sistema consigue un rendimiento de 22,8 fps con fotogramas de tama˜no 512×512.