Benchmark Simulation

4.1.- INTRODUCCION

En el apartado 2.6 del capítulo 2, se propuso una arquitectura para el sistema LFMCW. Esta arquitectura propuesta necesitaba, además del DDS y el PLL multiplicador presentados en el capítulo 3, una serie de PLOs y osciladores adicionales. Se requería la utilización de un PLO de banda X para la conversión de las señales chirp a la banda de salida. En el receptor también eran necesarios dos PLOs, de frecuencias FI1 y FI2, para realizar las conversiones intermedias, además de una señal FI3 para el demodulador I/Q. Adicionalmente, y como referencia común del sistema, era preciso un oscilador de 120 MHz del cual derivar varias señales de 120 y 60 MHz para las referencias de los distintos PLOs. La existencia de este oscilador de referencia común convierte al sistema en coherente, permitiendo la realización de procesado doppler mediante técnicas MTI y MTD. En este capítulo, se discute el diseño de los distintos PLOs y el oscilador de referencia del sistema.

Como ya se indicó, es necesario que el PLO de banda X tenga una frecuencia cercana a 10 GHz. El valor exacto de la frecuencia central de salida, y la forma de conseguirla, viene fuertemente condicionada por la disponibilidad de divisores digitales en el mercado. Tras un estudio intensivo de las distintas posibilidades existentes, en su momento en el mercado, y apoyándose en la experiencia previa del autor de la Tesis, se decidió implementar el PLO de banda X mediante la utilización de dos PLOs, uno en banda S y otro en banda C. La arquitectura utilizada se muestra en la figura 1.

Figura 1. Implementación del PLO de banda X mediante la combinación de dos PLOs de bandas C y S.

Los valores exactos de frecuencia de salida para los PLOs de banda C y S son elegidos en base a la disponibilidad de divisores de frecuencia en el mercado, y la utilización de una señal de referencia lo más alta posible. Esta última condición mejora el ruido de fase a la salida del PLO de banda X, tal como se discutió en el apartado 3.6.1. De esta manera, se utiliza un factor de división de 64 para el PLO de banda C y de 20 para el de banda S. Por su parte, el oscilador de referencia de 120 MHz proporciona la señal de referencia a cada uno de estos dos PLOs, además de para el DDS Q2368 de Qualcomm. El objetivo principal al diseñar estos subsistemas, es lograr el ruido de fase más bajo posible, y que de esta forma las señales chirps en banda X tengan el valor de su ruido de fase y espurias limitado por la salida del PLL multiplicador. La forma de conseguir este objetivo es lograr que el ruido de fase de estos PLOs sea mucho más bajo que el correspondiente a la salida del PLL multiplicador. Sin embargo, y tal como se verá, esto no es siempre posible, y por lo tanto, habrá que concentrar el esfuerzo en disminuir el ruido de fase en las zonas más perjudiciales, teniendo en cuenta en su caso el factor de correlación que se aplica.

En el caso de los PLOs, y señales de reloj utilizadas en el receptor, la cuestión es más compleja. La razón de ello, es que cuando se usa una arquitectura heterodina, con las ventajas que ello conlleva, no existe un factor de correlación que se pueda aplicar a los osciladores utilizados en el receptor. Esto hará que su ruido de fase impacte directamente sobre las prestaciones del sistema en todas las frecuencias de batido. Es necesario, por lo tanto, minimizar la contribución del ruido de fase de los PLOs del receptor todo lo posible. Nuevamente, la elección de los valores concretos para FI1, FI2 y FI3 se ve fuertemente influenciada por la disponibilidad tecnología de componentes y elementos necesarios para la implementación de la arquitectura receptora. De esta manera, debido a la gran cantidad de elementos disponibles tales como filtros, híbridos, combinadores y mezcladores, se decide utilizar para FI3 un valor de 60 MHz. Los valores de FI1 y FI2 no son independientes entre si, ya que su diferencia deber ser igual a FI3, como queda claro al observar la figura 2.

Figura 2. Arquitectura del receptor y su relación con las frecuencias utilizadas para los distintos PLOs.

Combinando las condiciones anteriores con la restricción de tener que usar una señal de referencia que sea un múltiplo o un submúltiplo de 120 MHz, junto con la disponibilidad de divisores digitales comerciales, se decide al final utilizar valores para FI1 y FI2 cercanos al margen superior de la banda L. De esta manera, se utilizará una frecuencia de referencia de 60 MHz para ambos PLOs junto con un divisor de doble módulo, P/P+1. Debe hacerse hincapié en que, aunque la implementación concreta del sistema para su estudio requiere el uso de unos valores de frecuencia perfectamente definidos, los resultados obtenidos son completamente generales para las bandas utilizadas, y directamente extrapolables a otras bandas cercanas.

Ya que el PLO de banda S está implementado en una frecuencia cercana al margen inferior de la misma, y los PLOs de banda L en frecuencias muy cercanas al margen superior, se va a discutir su diseño y mostrar su caracterización experimental de forma conjunta. La razón de ello, es que su estructura es muy semejante y, por lo tanto, su diseño y caracterización muestran muchos aspectos en común. Sin embargo, su impacto sobre las prestaciones del sistema será muy distinto, tal como se podrá ver en el capítulo 5. A continuación, se describirá el PLO de banda C de forma separada, ya que la tecnología empleada en el mismo difiere apreciablemente de la utilizada para los PLOs anteriores. Mientras que en los primeros se ha hecho uso básicamente de técnicas de radiofrecuencia, en el segundo se han utilizado técnicas de microondas. Por último, se discutirá el diseño del oscilador de referencia para el sistema completo.